LLM sur matériel limité : 7 leviers et leurs compromis chiffrés

Former un modèle de plusieurs milliards de paramètres sans cluster H100 impose d’arbitrer entre mémoire, bande passante et calcul. De QLoRA à RingAttention, sept approches permettent de tenir sur des RTX 4090, A10G ou L40S. Voici ce qu’elles apportent, et où elles coincent — chiffres et conditions à l’appui.

I/O et pilotes : ce qui fait chuter l’usage GPU sous 30 %

Le déchargement via PCIe Gen4/Gen5 de consommation introduit des goulots d’étranglement I/O. Lorsque les transferts hôte‑vers‑dispositif n’ont pas fini à temps, les multiprocesseurs de streaming attendent et l’utilisation du calcul peut passer sous 30 %. La bande passante PCIe peut également affamer les processus de chargement envoyant les lots depuis des SSD NVMe. Côté noyaux optimisés, la compilation de FlashAttention dans des environnements ou pilotes non standards peut échouer par incompatibilité ABI, provoquer un repli silencieux vers des noyaux PyTorch non fusionnés plus lents, ou dégrader la précision si les longueurs de séquence sont mal alignées sans masques adaptés. Malgré ces risques, l’usage de noyaux adaptés au matériel est indispensable pour maximiser l’occupation des SM et supprimer les goulets de bande passante mémoire.

Mémoire dynamique : recomputations et tuilage plutôt que stocker

Le point de contrôle d’activation supprime des tenseurs coûteux en mémoire, notamment GeLU/SwiGLU, normalisations de couche et masques de dropout, puis les reconstruit pendant le retour à partir de frontières de blocs transformeur. Cette stratégie ajoute environ 30 % de FLOPs par étape et, sans gestion fine des allocations, peut fragmenter la mémoire CUDA jusqu’à des erreurs OOM. Pour limiter les allers‑retours mémoire, FlashAttention‑2 découpe Q, K, V en blocs qui tiennent en cache L1/SRAM et calcule le softmax en ligne, évitant d’écrire la matrice d’attention N×N en HBM. Des noyaux fusionnés regroupent LayerNorm, biais et activations en un seul lancement CUDA.

Mémoire statique : quantifier ou projeter les états d’optimisation

Pour réduire l’empreinte des poids et états, QLoRA gèle les poids en 4 bits (NF4), applique une double quantification qui économise 0,37 bit par paramètre, déquantifie en BF16 à l’aller, ajoute une mise à jour à faible rang ΔW=B·A et retire immédiatement les poids du cache. DoRA sépare magnitude et direction des mises à jour. Le prix à payer est une baisse de 20 % à 35 % du débit par rapport au 16 bits et la nécessité de repasser en 16 bits pour fusionner les adaptateurs, ce qui interdit un déploiement direct en 4 bits sans perte de précision composite. Cette voie s’adresse au fine‑tuning de 7 à 70 milliards de paramètres sur 24 Go. Alternative sans gel de couches, GaLore projette les gradients dans un sous‑espace à faible rang et ne suit momentum et variance que pour les matrices projetées, avec mises à jour périodiques pour amortir la SVD. Des pauses de calcul et une sensibilité aux hyperparamètres T et r peuvent mener à des divergences, mais l’approche vise le pré‑entraînement complet ou l’adaptation de domaine sous forte contrainte mémoire.

Sharding et offload : étendre au‑delà de la VRAM agrégée

Avec ZeRO‑Stage 3 ou FSDP en mode de fragmentation complète, la distribution des états d’optimiseur, des gradients et des paramètres s’effectue entre les GPU et la mémoire principale de l’hôte. Chaque GPU conserve uniquement une fraction 1/N de l’état en mémoire inactive ; les poids d’une couche sont reconstitués à l’aide d’un All‑Gather juste avant le calcul, puis libérés avant de passer à la couche suivante. En configuration de déchargement hôte, les fragments sont stockés dans la RAM CPU épinglée et transférés de manière asynchrone au moyen de flux CUDA. Ce schéma permet par exemple d’entraîner un modèle de 30 milliards de paramètres sur quatre GPU de 24 Go lorsque le total de VRAM ne suffit pas.

Précision mixte FP8 : débit doublé, marges de manœuvre étroites

Exécuter les contractions en FP8 peut diviser par deux la bande passante mémoire et la taille des activations par rapport au 16 bits. Les poids et activations utilisent E4M3 (1/4/3 bits) et les gradients E5M2 (1/5/2 bits). Des facteurs d’échelle dynamiques par tenseur ou par tuile préviennent sous‑ et sur‑flux avant la conversion vers les Tensor Cores FP8. La plage dynamique étroite expose au risque de disparition des gradients et de divergence si la mise à l’échelle différée ou la quantification par canal ne sont pas rigoureuses. L’accélération est limitée aux architectures modernes, comme RTX 4090, L40S et H100, où le débit peut être doublé et la VRAM d’activation réduite de moitié.

Séquences ultra‑longues : découper et faire circuler les blocs

Pour dépasser la capacité d’un seul GPU avec des contextes de 64k+ tokens, RingAttention segmente la séquence sur K dispositifs et fait circuler des blocs Query, Key et Value en topologie en anneau pendant le calcul d’attention. Chaque dispositif calcule l’attention entre son bloc local et ceux reçus des autres, ce qui autorise des séquences bien plus longues que ce que permettrait la mémoire d’un seul GPU sur des interconnexions de commodité.

Contexte matériel : pourquoi l’approche naïve échoue

À l’échelle, le pré‑entraînement complet demande des grappes H100 reliées en 3,2 Tbps. En pratique, nombre d’équipes disposent de postes à deux ou quatre GPU RTX 4090, A10G ou L40S, contraints par PCIe et 24 à 48 Go de VRAM. L’entraînement naïf en 16 bits avec AdamW et graphe autograd conservé échoue : 14 Go pour les poids d’un 7B en FP16/BF16, environ 56 Go pour les états d’AdamW à 8 octets par paramètre, plus 14 Go de gradients et des activations qui gonflent avec la longueur de contexte. D’où la nécessité de distinguer mémoire statique et dynamique, et de qualifier les goulots entre puissance Tensor Cores et bande passante VRAM.